Loading...

Design and Implementation of 2.5 Gbps Circuit Switching Fabric

Jahani, Sohrab | 2014

1217 Viewed
  1. Type of Document: M.Sc. Thesis
  2. Language: Farsi
  3. Document No: 47134 (05)
  4. University: Sharif University of Technology
  5. Department: Electrical Engineering
  6. Advisor(s): Pakravan, Mohammad Reza; Movahhedy, Mohammad Reza
  7. Abstract:
  8. Providing high bandwidth network infrastructures for ever increasing need of data transport is of great importance. The underling infrastructure for many communication services such as GSM/3G/4G mobile networks and Internet services is Synchronous Digital Hierarchy (SDH) optical transport systems. SDH are standardized protocols that multiplex multiple lower rate digital bit streams, such as E1 and Ethernet, and transfer them synchronously over optical fiber using lasers or LEDs. In addition to high data transfer rates, flexible network management and protection mechanisms have great importance, hence are part of SDH standards. In order to obtain flexible network architecture and protected networks a function called Crossconnect is integrated in SDH equipments. In this thesis, first, basic structures of circuit switching, time and space switching, are investigated. Then proposed architectures for implementing nonblocking Crossconnect in FPGA with support for multiple rate virtual containers at line rates of STM-4 and higher is presented. These architectures provide fully nonblocking switching without increasing frequency of switching fabric with minimum complexity of data path while avoiding the complexity of circuit rearrangement routines in control path. In different part of implementation dedicated resources of the selected FPGA family, such as Block Memories, are carefullty utilized. Finally, implemented Crossconnect supports simultaneous switching of different type of virtual containers with minimum overhead
  9. Keywords:
  10. Field Programmable Gate Array (FPGA) ; Nonblocking Circuit Switching ; Switching Fabric ; Synchronous Digital Hierarchy (SDH)

 Digital Object List

 Bookmark

  • سپاسگزاری
  • چکیده
  • فصل 1: مقدمه
    • شکل (1-1) معماری عمومی یک سیستم سودهی
    • شکل (1-2) سودهی تقسیم زمانی
  • فصل 2: شبکه‌های SDH
    • 2-1- مقدمه‌ای بر پیدایش و پیشرفت شبکه‌های مخابراتی
      • جدول (2-1) استانداردهای PDH
      • جدول (2-2) جزییات سیگنالهای استانداردهای PDH
    • 2-2- معرفی استاندارد SDH
      • جدول (2-3) سرعت سیگنالهای SDH و ظرفیت آنها
    • 2-3- مزایای تکنولوژی SDH
      • 2-3-1- عملیات ADD/DROP آسان‌تر
      • 2-3-2- تطابق ظرفيت و دسترسي آسان
      • 2-3-3- ضريب اطمينان بالاتر
      • 2-3-4- سرويس اترنت بر روی SDH
    • 2-4- فریم SDH و ساختار آن
    • 2-5- ساختار نگاشت و ادغام در SDH
      • جدول (2-4) اصطلاحات مورد استفاده در SDH و مخفف آنها
      • جدول (2-5) اصطلاحات مورد استفاده در استاندارد SDH
      • جدول (2-6) ابعاد واحدهای Tributary مرتبه پایین در فریم چندگانه در ماتریس STM-1
      • جدول (2-7) ظرفیت حاملهای مجازی در SDH
    • 2-6- سرباره‌های بخش تکرارکننده
    • 2-7- سرباره‌های بخش ادغام کننده
      • جدول (2-8) ظرفیت محموله و سرباره در سرعتهای مختلف SDH
    • 2-8- المان‌ها و توپولوژی‌های مختلف شبکه SDH
      • 2-8-1- پایانه ادغام‌کننده‌
        • شکل (2-18) پایانه ادغام‌کننده‌
      • 2-8-2- تكراركننده
        • شکل (2-19) تکرارکننده
      • 2-8-3- ادغام کننده ADM
        • شکل (2-20) مالتي پلكسر ADM
      • 2-8-4- اتصال‌دهنده ضربدری Crossconnect
        • شکل (2-21) اتصال‌دهنده ضربدری Crossconnect
  • فصل 3: مقدمه‌ای بر سودهی دیجیتال
    • 3-2- مفاهیم بنیادی سودهی
      • 3-2-1- تک پخشی و چند پخشی
      • 3-2-2- گذردهی، ظرفیت و تسریع
      • 3-2-3- انسداد پذیری داخلی
      • 3-2-4- رقابت در درگاه ورودی
    • 3-3- سودهی مداری تقسیم زمانی
      • 3-3-1- سوده زمانی
      • 3-3-2- سوده مکانی
      • 3-3-3- سوده زمان-مکان (T-S)
      • 3-3-4- سوده مکان-زمان (S-T)
      • 3-3-5- سوده زمان-مکان-زمان (T-S-T)
      • 3-3-6- سوده مکان-زمان-مکان
      • 3-3-7- مقایسه S-T-S و T-S-T
    • 3-4- پیچیدگی و شاخص هزینه
      • 3-4-1- تعداد پایه‌ها و توان مصرفی
      • 3-4-2- پیچیدگی کنترل
      • 3-4-3- پهنای باند ورودی و خروجی کارت کراس
    • 3-5- سودهی چند مرحله‌ای
      • 3-5-1- سوده شبکه Clos
      • 3-5-1-1- اکیدا انسداد ناپذیر (SSNB)
      • 3-5-1-2- انسداد‌ناپذیری حس گسترده (WSNB)
      • 3-5-1-3- انسداد‌ناپذیری با بازچینی (RNB)
      • 3-5-1-4- انسدادناپذیری با شبه بازچینی (SRNB) یا انسداد‌ناپذیری گسترده با استراتژی فشرده‌سازی
  • فصل 4: پیاده‌سازی هسته سودهی
    • 4-1- کراس بالا مرتبه و پایین مرتبه
    • 4-2- ماتريس اتصال
      • جدول (4-1) ماتریس اتصال نمونه برای سیستم دارای 16 VC-4
      • جدول (4-2) جداول ذخیره‌شده در کراس برای ماتریس اتصال ‏جدول (4-1)
      • جدول (4-3) نسخه بازچینش‌شده جداول ذخیره‌شده در کراس برای ماتریس اتصال ‏جدول (4-1)
    • 4-3- مدار کنترل
    • 4-4- سیستم پایه
    • 4-5- فرکانس هسته سودهی
    • 4-6- پیاده‌‌سازی بدون استفاده‌های از بازچینش
      • 4-6-1- افزایش تعداد پورت‌های خواندن و نوشتن سوده زمانی
        • شکل (4-3) افزایش تعداد پورت‌های خواندن با استفاده از حافظه پایه
        • شکل (4-4) معماری سوده سیستم متشکل از دو پورت STM-1
        • شکل (4-5) ساختار داخلی المان سودهی ‏شکل (4-4)
      • 4-6-2- افزایش عرض داده خواندن و نوشتن
      • 4-6-3- حافظه مشترک تکرار‌شده
    • 4-7- مقایسه نتایج پیاده‌سازی و تست
      • 4-7-1- نتایج پیاده‌سازی
        • جدول (4-4) نتایج پیاده‌سازی
    • 4-8- تست
      • شکل (4-9) بورد آزمایشی Avnet LX150T
  • فصل 5: نتیجه گیری و ارائه پیشنهادات
    • 5-1- نتیجه گیری
    • 5-2- پیشنهادات و کارهای آینده
  • منابع
  • Abstract
...see more