Loading...

Efficient Routing Architectures for Reconfigurable Devices

Seifoori, Zeinab | 2021

253 Viewed
  1. Type of Document: Ph.D. Dissertation
  2. Language: Farsi
  3. Document No: 54713 (19)
  4. University: Sharif University of Technology
  5. Department: Computer Engineering
  6. Advisor(s): Asadi, Hossein
  7. Abstract:
  8. Due to reduced Non-Recurring Engineering (NRE) costs, shorter time to market, design flexibility, and reprogramming capability of Field-Programmable Gate Arrays (FPGAs) as compared to Application-Specific Integrated Circuits (ASICs), FPGAs has been raised as a suitable substrate for implementation of digital systems. However, the high flexibility of reconfigurable devices leads to great power consumption, chip area, and reliability difference between ASICs and FPGAs. In addition, with the advent of multi-tenant FPGAs in cloud computing environments, it has been shown that crosstalk side-channel attack, which can be used by a malicious IP to leak valuable information, has become an urgent reliability concern in FPGA designs. Since routing resources contribute to more than half of total chip resources, reducing the power consumption and improving the reliability of routing resources can effectively help to improve power consumption, reliability, performance, and area of the total chip.The main aim of this thesis is to suggest architectures to enhance the efficiency of routing architecture of reconfigurable devices in the dark silicon era. In the first proposed architecture, the presented power gating architectures with different granularities for powering off unused configuration bits and routing resources can reduce the static power consumption up to 75%. In addition, by decreasing the number of susceptible configuration bits to soft error by 61.82% in the aforementioned architecture, the error rate is reduced. By improving the efficiency of the power gating regions in the second proposed architecture through employing the machine learning approaches we achieve (on average) almost 1.4x higher savings in the static power consumption of the FPGA routing resources at lower area overhead than the most efficient heuristic published so far. In addition, by improving the clustering metric and enhancing the routing algorithm to take advantage of power gating opportunities in the third proposed architecture, we achieve an improvement of about 70%, on average, in reducing the FPGA static power consumption over the best power-gating approaches proposed in the previous studies. Investigating the power consumption of various routing resources reveals that changing the signals probabilities can reduce the static power consumption. Hence, the fourth proposed architecture decreases the static power consumption by increasing the probability of logic signals with less power consumption as well as amending the buffer sizing. The fifth proposed in this thesis mitigates the aging effect in FPGA through cross-layer design techniques spanning from FPGA fabrication (i.e. pre-silicon optimization) to routing algorithms (i.e. post-silicon optimization). Our last proposed architecture improves the routing algorithm to prevent the crosstalk side-channel attack
  9. Keywords:
  10. Performance ; Power Consumption ; Cross Talk ; Dark Silicon ; Aging ; Reconfigurable Devices

 Digital Object List

 Bookmark

  • فهرست شکل‌ها
  • فهرست جدول‌ها
  • مقدمه
  • ادبیات موضوعی
    • تراشه‌های قابل‌بازپیکربندی
      • بلوک‌های منطقی
      • منابع مسیریابی
    • پدیده سیلیکون تاریک
    • ‌ سالمندی
      • ناپایداری حاصل از دما و بایاس
      • تزریق حامل داغ
      • شکست دی‌الکتریک
      • مهاجرت الکترونی
    • حملات همشنوایی کانال جانبی
  • کارهای مرتبط پیشین
    • روش‌های ارائه شده برای کاهش توان مصرفی در تراشه‌های قابل بازپیکربندی
      • کاهش توان مصرفی در منابع منطقی
      • کاهش توان مصرفی در منابع مسیریابی
    • روش‌های ارائه شده برای کاهش سالمندی در تراشه‌های قابل بازپیکربندی
      • روش‌‏های ارایه شده در جهت کاهش سالمندی در منابع منطقی
      • روش‌‏های ارایه شده در جهت کاهش سالمندی در منابع مسیریابی و منطقی
    • روش‌های ارائه شده برای کاهش اثر همشنوایی
      • کاهش اثرات همشنوایی در طرح‌های VLSI
      • کاهش اثرات همشنوایی در تراشه‌های قابل‌بازپیکربندی
  • معماری‌های پیشنهادی و ارزیابی
    • معماری قطع‌توان جعبه‌های راه‌گزین در عصر سیلیکون تاریک
      • نرخ استفاده از منابع
      • ارزیابی دانه‌بندی
      • وابستگی به هم‌بندی
      • وابستگی به محتوای جعبه‌راه‌گزین
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی اول
    • رویکرد یادگیری ماشین به منظور بهبود دسته‌بندی برای تشکیل نواحی قطع‌توان در بخش مسیریابی
      • الگوریتم‌های دسته‌بندی پیشنهادی
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی دوم
    • کاهش توان مصرفی ایستا از طریق روش‌های قطع‌توان مبتنی بر یادگیری ماشین و مسیریابی بهبود داده شده
      • الگوریتم دسته‌بندی SiM-IPR-MP
      • مسیریابی آکاه از قطع توان
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی سوم
    • روشی بدون هزینه برای کاهش توان مصرفی با نامتعادل‌سازی سیگنا‌ل‌های منطقی و اصلاح مسیریابی
      • وابستگی توان مصرفی مالتی‌پلکسرها به ورودی
      • وابستگی توان مصرفی بافر به ورودی
      • نامتعادل سازی ورودی‌های جدول جستجو
      • سیگنال‌های کم‌توان برای بافرها
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی چهارم
    • بهینه‌سازی قبل و بعد از مرحله سیلیکون برای طراحی‌های FPGA آگاه از سالمندی
      • طراحی FPGA آگاه از سالمندی
      • تعیین باند محافظ به صورت دقیق
      • مسیریابی آگاه از سالمندی
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی پنجم
    • پیشگیری از حملات همشنوایی کانال جانبی در تراشه‌های FPGA از طریق محدود کردن همشنوایی بین سیم‌های مسیریابی
      • الگوریتم مسیریابی آگاه از همشنوایی
      • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی ششم
    • جمع‌بندی
  • نتیجه‌گیری و کارهای پیشنهادی آینده
    • نتیجه‌گیری
    • کارهای آینده
      • معماری پیشنهادی در جهت کاهش توان مصرفی به همراه کاهش سالمندی
      • کاهش سالمندی
      • معماری پیشنهادی در جهت کاهش توان مصرفی از طریق روش مقیاس‌پذیری ولتاژ
  • مراجع
  • Tasvib-sign.pdf
    • فهرست شکل‌ها
    • فهرست جدول‌ها
    • مقدمه
    • ادبیات موضوعی
      • تراشه‌های قابل‌بازپیکربندی
        • بلوک‌های منطقی
        • منابع مسیریابی
      • پدیده سیلیکون تاریک
      • ‌ سالمندی
        • ناپایداری حاصل از دما و بایاس
        • تزریق حامل داغ
        • شکست دی‌الکتریک
        • مهاجرت الکترونی
      • حملات همشنوایی کانال جانبی
    • کارهای مرتبط پیشین
      • روش‌های ارائه شده برای کاهش توان مصرفی در تراشه‌های قابل بازپیکربندی
        • کاهش توان مصرفی در منابع منطقی
        • کاهش توان مصرفی در منابع مسیریابی
      • روش‌های ارائه شده برای کاهش سالمندی در تراشه‌های قابل بازپیکربندی
        • روش‌‏های ارایه شده در جهت کاهش سالمندی در منابع منطقی
        • روش‌‏های ارایه شده در جهت کاهش سالمندی در منابع مسیریابی و منطقی
      • روش‌های ارائه شده برای کاهش اثر همشنوایی
        • کاهش اثرات همشنوایی در طرح‌های VLSI
        • کاهش اثرات همشنوایی در تراشه‌های قابل‌بازپیکربندی
    • معماری‌های پیشنهادی و ارزیابی
      • معماری قطع‌توان جعبه‌های راه‌گزین در عصر سیلیکون تاریک
        • نرخ استفاده از منابع
        • ارزیابی دانه‌بندی
        • وابستگی به هم‌بندی
        • وابستگی به محتوای جعبه‌راه‌گزین
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی اول
      • رویکرد یادگیری ماشین به منظور بهبود دسته‌بندی برای تشکیل نواحی قطع‌توان در بخش مسیریابی
        • الگوریتم‌های دسته‌بندی پیشنهادی
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی دوم
      • کاهش توان مصرفی ایستا از طریق روش‌های قطع‌توان مبتنی بر یادگیری ماشین و مسیریابی بهبود داده شده
        • الگوریتم دسته‌بندی SiM-IPR-MP
        • مسیریابی آکاه از قطع توان
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی سوم
      • روشی بدون هزینه برای کاهش توان مصرفی با نامتعادل‌سازی سیگنا‌ل‌های منطقی و اصلاح مسیریابی
        • وابستگی توان مصرفی مالتی‌پلکسرها به ورودی
        • وابستگی توان مصرفی بافر به ورودی
        • نامتعادل سازی ورودی‌های جدول جستجو
        • سیگنال‌های کم‌توان برای بافرها
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی چهارم
      • بهینه‌سازی قبل و بعد از مرحله سیلیکون برای طراحی‌های FPGA آگاه از سالمندی
        • طراحی FPGA آگاه از سالمندی
        • تعیین باند محافظ به صورت دقیق
        • مسیریابی آگاه از سالمندی
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی پنجم
      • پیشگیری از حملات همشنوایی کانال جانبی در تراشه‌های FPGA از طریق محدود کردن همشنوایی بین سیم‌های مسیریابی
        • الگوریتم مسیریابی آگاه از همشنوایی
        • پیاده‌سازی و ارزیابی نتایج معماری پیشنهادی ششم
      • جمع‌بندی
    • نتیجه‌گیری و کارهای پیشنهادی آینده
      • نتیجه‌گیری
      • کارهای آینده
        • معماری پیشنهادی در جهت کاهش توان مصرفی به همراه کاهش سالمندی
        • کاهش سالمندی
        • معماری پیشنهادی در جهت کاهش توان مصرفی از طریق روش مقیاس‌پذیری ولتاژ
    • مراجع
...see more