• تشکر و قدردانی (4)
• چکیده (7)
  • 1-1- طراحی و آزمون (27)
    • فصل 0: (28)
    • فصل 1: (28)
    • 1-1- (28)
    • 2-1-1- (28)
    • 1-1--1- (28)
    • (a) (28)
    • شکل (1-1) روند کلی طراحی مدارهای دیجیتال (28)
    • 1-1-1- آزمون معلوم كننده (28)
    • 1-1-2- آزمون ساخت (29)
  • 1-2- فرآیند آزمون مدارهای دیجیتال (30)
    • 1-2-1- تعریف مدل خطا (30)
      • 1-2- (31)
      • 1-2-1- (31)
    • 1-2-1-1- خطای ترانزیستور (31)
      • شکل (1-2) خطای اتصال باز در سطح ترانزیستور (31)
    • 1-2-1-2- خطای چسبیده به مقدار27F (31)
      • شکل (1-3) بررسی مدل خطای چسبیده به مقدار بر روی یک مدار ساده (32)
    • 1-2-1-3- خطای پل28F (33)
      • شکل (1-4) انواع خطاهای پل (34)
    • 1-2-1-4- خطای تاخیر (34)
      • شکل (1-5) بررسی مدل خطای تاخیر بر روی یک مدار ساده (35)
    • 1-2-1-5- خطای عملکردی (35)
    • 1-2-2- ریزش خطا (36)
    • 1-2-3- تولید داده‌ی آزمون (36)
    • 1-2-3-1- تولید داده‌ی معین30F (36)
    • 1-2-3-2- تولید داده‌ی آزمون تصادفی (38)
    • 1-2-3-3- تولید داده‌های آزمون شبه تصادفی38F (39)
    • 1-2-4- شبیه‌سازی خطا (39)
      • شکل (1-6) شمای کلی شبیه سازی خطا (40)
  • 1-3- طراحی برای آزمون39F (40)
  • 1-4- آزمون BIST44F (41)
    • شکل (1-7) معماری کلی BIST (43)
  • 1-5- جمع بندی مطالب مطرح شده در این فصل (43)
• فصل 0: مقدمه (20)
• فصل 1: فصل اول (26)
• مروری بر گذرگاه‌های SoC (44)
• مروری بر گذرگاه‌های SoC (44)
• مروری بر گذرگاه‌های SoC (44)
• فصل 1: فصل دوم (44)
• فصل 1: (45)
• فصل 2: (45)
  • 2-1- معماری ارتباطات روی تراشه (45)
    • 2-1-1- توپولوژی (45)
    • 2-1-1-1- گذرگاه مشترک62F (45)
    • 2-1-1-2- گذرگاه سلسله‌مراتبی (46)
    • 2-1-1-3- گذرگاه حلقوی (46)
    • 2-1-2- پروتکل‌های ارتباط روی تراشه (47)
    • 2-1-2-1- اولویت ثابت (47)
    • 2-1-2-2- دسترسی چندگانه با زمان‌بندی64F (47)
    • 2-1-2-3- بخت‌آزمایی65F (48)
    • 2-1-2-4- رد علامت66F (48)
    • 2-1-2-5- دسترسی چندگانه با برنامه67F (48)
    • 2-1-3- مسائل دیگر پیرامون اتصالات (49)
    • 2-1-3-1- مدل برنامه‌نویسی (49)
    • 2-1-3-2- گذرگاه شکاف‌دار72F و بدون شکاف73F (49)
    • 2-1-3-3- ترتیب تراکنش (50)
    • 2-1-3-4- زنجیره‌های تجزیه ناپذیر (50)
    • 2-1-3-5- داوری (50)
    • 2-1-3-6- مسیر یابی (50)
    • 2-1-3-7- دوره‌ی عکس‌العمل74F (51)
    • 2-1-3-8- قالب داده (51)
  • 2-2- انواع گذرگاه‌ها (52)
    • 2-2-1- گذرگاهAMBA (52)
• فصل 2: (52)
  • 2-2- (52)
  • 2-3- (52)
  • 2-4- (52)
  • 2-5- (52)
  • 2-6- (52)
    • شکل (2-1) معماری سیستمی بر اساس AMBA (52)
    • شکل (2-2) شماي يك ميكروكنترلر مبتني بر گذرگاهAMBA AHB (54)
    • شکل (2-3) اتصالات درونی یک گذرگاهAMBA (54)
    • 2-2-1-1- عملكرد كلي گذرگاهAMBA (54)
    • 2-2-1-2- انواع انتقالها (55)
    • 2-2-1-3- عمليات انتقال پشت سر هم‌ در گذرگاهAMBA AHB: (56)
    • 2-2-1-4- سيگنال‌هاي كنترلي در گذرگاهAMBAAHB: (56)
    • 2-2-1-5- طريقه‌ي ديكد كردن آدرس (57)
      • شکل (2-4) نحوه‌ي ديكد كردن آدرس (57)
    • 2-2-2- گذرگاه Avalon (58)
      • شکل (2-5) سیستمی بر اساس گذرگاهAvalon (58)
    • 2-2-3- گذرگاه CoreConnect (59)
      • شکل (2-6) سیستمی بر اساس گذرگاهCoreConnect (60)
    • 2-1-1- گذرگاه Wishbone (61)
      • شکل (2-7) اتصالات مختلفWishbone (61)
  • 2-3- جمع بندی مطالب مطرح شده در این فصل (63)
• سوم فصل (65)
• فصل 3: (66)
  • 3-1- آزمون گذرگاه در سطح سیستم (66)
• 2- (66)
  • 2-1- (66)
    • 3-1-1- مدل کردن کانال‌های ارتباطی توسط Process Algebra (67)
    • 3-1-1-1- تعریف مدل خطا (67)
• فصل 3: (68)
  • 3-1- (68)
  • 3-2- (68)
  • 3-3- (68)
  • 3-4- (68)
  • 3-5- (68)
  • 3-6- (68)
    • شکل (3-1) مدل کانال بدون خطا (68)
    • شکل (3-2) مدل کانال خطادار (68)
    • 3-1-1-2- تولید داده‌ی آزمون (68)
    • 3-1-1-3- شبیه‌سازی خطا (69)
  • 3-2- آزمون جداگانه اتصالات و اجزای گذرگاه (70)
    • 3-2-1- آزمون اتصالات داخلی (70)
    • 3-2-1-1- مدل خطای اتصالات داخلی (70)
      • شکل (3-3) چسبیدگی چند سیم در گذرگاه (71)
      • شکل (3-4) مدل خطای تاخیر برای یک سیم (72)
    • 3-2-1-2- تولید بردار آزمون برای آزمودن اتصالات داخلی در یک گذرگاه (72)
      •  استفاده از شمارنده103F (72)
        • شکل (3-5) استفاده از شمارنده برای آزمون سیم‌ها در یک گذرگاه (72)
        • شکل (3-6) اصلاح روش استفاده از شمارنده با افزودن یک بیت اضافی (73)
      •  روش مکمل- صحیح107F (74)
        • شکل (3-7) استفاده از معکوس کد به همراه کد -روش مکمل-صحیح (74)
        • شکل (3-8) روش مکمل-صحیح معکوس (74)
      •  استفاده از روشهای دیگر برای تشخیص خطا در یک گذرگاه (75)
        • شکل (3-9) تولید داده‌ی آزمون برای آزمون اتصالات یک گذرگاه(الگوهای آزمون راه‌پیما110F ) (75)
        • شکل (3-10) حرکت یک‌ها (75)
    • 3-2-2- آزمون اجزای درونی گذرگاه (76)
    • 3-2-2-1- روش‌های مختلف آزمون برای آزمون واحد‌های درونی گذرگاه (76)
      •  روش Duplex (77)
        • شکل (3-11) روشDuplex (77)
        • شکل (3-12) بکارگیری روش قسمت‌بندی (partitioning) برای آزمون دو واحد مشابه (78)
      •  روش آزمون بیرونی119F با داده‌های معین (78)
      •  روش آزمون درونی واحد‌ها با داده‌های تصادفی (79)
      •  روش آزمون ترکیبی (79)
        • شکل (3-13) نمودار زمان بر حسب تعداد داده تصادفی (81)
      •  روش آزمون واحد‌ها بدون در نظر گرفتن حافظه‌ی درونی مدارهای ترتیبی (81)
    • 3-2-2-2- کاربرد خاص روش‌های ذکر شده برای آزمون واحد‌های گذرگاه (82)
      •  آزمون مالتی پلکسرهای موجود در گذرگاه (82)
        • شکل (3-14) آزمون مالتی پلکسر (82)
        • شکل (3-15) شمای یک مالتی پلکسر سه به یک تک بیتی در سطح گیت (83)
      •  آزمون واحد‌هاي كوچك گذرگاه (84)
        • شکل (3-16) دو روش براي آزمون داور (84)
      •  آزمون عمليات‌هاي پيشرفته‌تر گذرگاه (85)
        • شکل (3-17) معماري ارئه شده براي آزمون كردن عمليات ارسال پشت سر هم در سيستم‌هاي ديجيتال (85)
  • 3-3- ماشین خودکار همزمانی پروتکل123F (86)
    • شکل (3-18) Master (86)
    • شکل (3-19) Slave (86)
    • شکل (3-20) جز خارجی (87)
    • شکل (3-21) پل (87)
    • شکل (3-22) داور (87)
      • جدول (3-1) عملکرد همزمانMaster و Slave (89)
    • 3-3-1- تعریف پروتکل (89)
    • 3-3-2- سازگاری پروتکل‌ها (90)
      • (3-6) ,α-1.=,-11., ,-12., …,,-1., ,α-2.=,-21., ,-22., …,,-2. (91)
      • (3-7) ,-1.,,-2.→ 1<< (91)
  • 3-4- جمع بندی مطالب مطرح شده در این فصل (92)
• فصل 2: فصل چهارم (93)
• فصل 4: (95)
  • 4-1- گراف توپولوژی128F AMBA (95)
    • (4-1) ,g-.∈,-.∪,,-.∪-.و ,-.∈,-.∪,,-.∪-. (95)
• فصل 4: (96)
  • 4-1- (96)
    • 2-1-1- (96)
    • 4-1--1- (96)
    • (a) (96)
      • شکل (4-1) گراف توپولوژیAMBA (96)
  • 4-2- مراحل آزمون AMBA (96)
    • 4-2-1- آزمون اتصالات داخلی و اجزای ترکیبی (97)
    • 4-2-1-1- تولید داده‌ی آزمون (97)
      • شکل (4-2) نحوه‌ي آزمون اتصالات داخلي با استفاده از الگوی آزمون راه‌پیما (98)
    • 3- (98)
    • 4- (98)
    • 4-2- (98)
    • 4-3- (98)
    • 4-3-1- (98)
    • 4-2-1-2- یافتن مسیرهای مستقل گراف توپولوژی برای آزمون اتصالات داخلی (98)
      • شکل (4-3) گراف توپولوژی با حذف اتصالات کنترلی (99)
      • شکل (4-4) مسیر آدرس از یک Master به Slave ‌ها (99)
        • (4-2) S(T2)={(M1, T2), (M2, T2), (T2, S1), (T2, S2), (T2, S3)} (100)
      • شکل (4-5) دو تابع اصلي الگوریتم معرفی شده برای پیداکردن تمامی‌مسیرهای موجود بین اتصالات یک SoC بر اساس گراف توپولوژی (102)
      • شکل (4-6) برنامه ي اصلي يافتن مسيرهاي اصلي گذرگاه (103)
    • 4-2-2- آزمون اجزای ترتیبی (103)
    • 4-2-2-1- آزمون ماشین حالت136F (103)
      •  تعریف ماشین حالت (104)
        • (4-3) ∈ ,-., =( , , , ) (104)
        • شکل (4-7) نمونه یک ماشین حالت (104)
      •  تعریف مدل خطای ماشین حالت (105)
        • شکل (4-8) خطای خروجی برای ماشین حالت (105)
        • شکل (4-9) خطای مقصد برای ماشین حالت (105)
        • شکل (4-10) خطای ورود به مقصد ناشناخته (106)
        • شکل (4-11) خطای اضافه کردن گذار به ماشین حالت (106)
        • شکل (4-12) خطای اضافه کردن و یا حذف یک حالت (107)
      •  روش‌های تولید آزمون برای ماشین حالت (107)
        • شکل (4-13) ماشین حالت برای یافتن مسیر گذار (108)
        • شکل (4-14) 1لف) رخداد خطای خروجی - ب) رخداد خطای مقصد (108)
          • (4-4) ={0, 1} (109)
          • (4-5) ={ ,0, 1, 00, 01, 11, 10} (110)
            • جدول (4-1) بیان حالت بعدی و خروجی به ازای هر گذار (110)
          • (4-6) ={11 ,011, 111, 0011, 0111, 1111, 1011} (110)
          • (4-7) ={ ,0, 1, 00, 01, 11, 10} (111)
          • (4-8) ={01 ,00, 100, 0000, 0101, 110, 1001} (111)
      •  شبیه‌سازی مدل خطا در ماشین حالت (111)
    • 4-2-2-2- آزمون اجزای ترتیبی گذرگاه (112)
      •  گراف حالت (113)
        • (4-9) (113)
        • شکل (4-15) گراف حالت پوششدهنده‌ی144F Master (114)
        • شکل (4-16) گراف حالت پوششدهندهSlave (114)
        • شکل (4-17) گراف حالت پل (115)
        • شکل (4-18) گراف حالت داور (115)
      •  مدل خطای گذرگاه (115)
        • شکل (4-19) نمونه‌ای ازیک گراف حالت (116)
        • شکل (4-20) گذاری از گراف حالت همراه با گارد و تخصیص مربوطه (116)
        • شکل (4-21) گذار تک گارد تک تخصیص (117)
        • شکل (4-22) گذار با مقصد غیر قابل دستیابی (119)
        • شکل (4-23) خطای مقصد برای گذار تک گارد-تک تخصیص (120)
        • شکل (4-24) خطای گارد برای گذار تک گارد- تک تخصیص (121)
        • شکل (4-25) خطای مقصد برای گذار تک گارد- تک تخصیص (121)
          • (4-10) ,-.:(,-., ,-., ,-., ,-.) , ,-.:(,-., ,-., ,-., ,-.) (121)
          • (4-11) ,-.=!,#. ⟺ ,-.=#,!.′ (121)
        • شکل (4-26) گذار اصلی و گذار مکمل (122)
        • شکل (4-27) خطای مقصد برای گذارهای اصلی و مکمل (123)
        • شکل (4-28) خطای گارد برای گذارهای اصلی و مکمل (123)
          • (4-12) ,-00-′.≅ ,-01. (123)
          • (4-13) ,-01-′.≅ ,-00. (124)
        • شکل (4-29) فضای احتمالاتی گراف برای خطاها (124)
        • شکل (4-30) خطاهای گذار E01 (125)
        • شکل (4-31) خطاهای گذار اصلی بعد از فاز اول ریزش خطا (127)
        • شکل (4-32) خطاهای گذار مکمل بعد از فاز اول ریزش خطا (127)
          • (4-14) ,-00.∩,-01.= ∅ (127)
          • (4-15) ,-00.∪,-01.= (127)
        • شکل (4-33) خطاهای گذار اصلی و مکمل پس از نهایی شدن (128)
        • شکل (4-34) مثال گذار تک گارد- تک تخصیص (128)
        • شکل (4-35) خطای مقصد برای مثال گذار تک گارد-تک تخصیص (129)
        • شکل (4-36) خطای گارد برای مثال گذار تک گارد- تک تخصیص (129)
        • شکل (4-37) خطای تخصیص برای مثال گذار تک گارد- تک تخصیص (129)
        • شکل (4-38) تحلیل انواع خطا و ترکیب خطاها برای مثال گذار تک گارد-تک تخصیص (130)
        • شکل (4-39) فاز 1 ریزش خطا برای مثال گذار تک گارد- تک تخصیص (130)
        • شکل (4-40) فاز 2 ریزش خطا برای مثال گذار تک گارد- تک تخصیص (130)
        • شکل (4-41) مثال گذار چند گارد-چند تخصیص (131)
        • شکل (4-42) مثال گذار چند گارد- چند تخصیص به همراه مکمل‌های آن (132)
        • شکل (4-43) خطای مقصد برای گذار چند گارد- چند تخصیص و مکمل‌های آن (132)
        • شکل (4-44) خطای گارد برای گذار چند گارد- چند تخصیص و مکمل‌های آن (133)
        • شکل (4-45) خطای تخصیص برای گذار چند گارد- چند تخصیص و مکمل‌های آن (133)
        • شکل (4-46) خطای تخصیص کاهش یافته برای گذار چند گارد- چند تخصیص و مکمل‌های آن (134)
        • شکل (4-47) جایگزینی خطای ترکیبی مقصد و تخصیص به جای خطای گارد (135)
        • شکل (4-48) موارد استثنای جایگزینی خطای ترکیبی مقصد و تخصیص به جای خطای گارد (135)
        • شکل (4-49) راه حل برای استثناها در جایگزینی خطای ترکیبی مقصد و تخصیصبه جای خطای گارد (136)
        • شکل (4-50) کل خطاها قبل از ریزش (137)
        • شکل (4-51) فاز اول ریزش خطا (138)
        • شکل (4-52) خطاهای نهایی پس از فاز دوم ریزش (138)
          • (4-16) , S-c.=,S-p. (139)
          • (4-17) ,Σ-c.=,Σ-p. (139)
          • (4-87) ,Γ-c.=,Γ-p. (139)
          • (4-19) ,,s-0.-c.=,,s-0.-p. (139)
          • (4-20) ,,s-f.-c.=,,s-f.-p. (139)
      •  تولید داده آزمون (141)
        • شکل (4-53) مسیری از گراف توپولوژی AMBA (143)
          • جدول (4-2) جدول زمان‌بندی اجزا برای آزمون مسیر شکل 4-53 (145)
        • شکل (4-54) مسیر طی شده توسط Master (146)
        • شکل (4-55) مسیر طی شده توسط Slave (146)
        • شکل (4-56) مسیر طی شده توسط داور (146)
        • شکل (4-57) الگوریتم شبه دیجیسترا (152)
        • شکل (4-58) مثال برای الگوریتم شبه دیجیسترا (152)
          • جدول (4-3) الگوریتم شبه دیجیسترا برای یافتن مسیر از a به c (153)
          • جدول (4-4) الگوریتم شبه دیجیسترا برای یافتن مسیر از c به e (153)
          • جدول (4-5) الگوریتم شبه دیجیسترا برای یافتن مسیر از e به c (153)
          • جدول (4-6) الگوریتم شبه دیجیسترا برای یافتن مسیر از e به a (154)
        • شکل (4-59) پیاده سازی الگوریتم شبه دیجیسترا برای Master (154)
          • جدول (4-7) الگوریتم شبه دیجیسترا برای یافتن مسیر هیئت‌بندی برای Master (155)
          • جدول (4-8) الگوریتم شبه دیجیسترا برای یافتن مسیر اصلی برای Master (155)
          • جدول (4-9) الگوریتم شبه دیجیسترا برای یافتن مسیر بازگشت چرخشی برای Master (155)
          • جدول (4-10) الگوریتم شبه دیجیسترا برای یافتن مسیر بازگشت نهایی برای Master (155)
          • جدول (4-11) مسیر یابی برای اجزا بر اساس الگوریتم شبه دیجیسترا (156)
          • جدول (4-12) اصلاح مسیر ها بر اساس پروتکل هم زمانی (157)
        • شکل (4-60) گذار های آزمون نشده از گراف و مسیر آزمون شده توسط الگوریتم شبه دیجیسترا (158)
          • (4-25)الف Cap(a,b,c,d,e)= (1,0,1,0,-2) (158)
        • شکل (4-61) مثالی برای تشریح ایجاد مسیر اویلری (159)
          • (4-26) Cap(a,b,c,d,e) = (0,3,-1,-1,-1) (160)
          • (4-27) Cap(a,b,c,d,e) = (0,2,-1,-1,1) (160)
          • (4-28) Cap(a,b,c,d,e) = (0,1,-1,0,1) (160)
        • شکل (4-62) گذار های آزمون نشده از گراف Master و مسیر آزمون شده توسط الگوریتم شبه دیجیسترا (161)
        • شکل (4-63) هم بند نمودن گذار های ممتد شکل 4-62 (162)
      •  شبیه سازی خطا (163)
        • جدول (4-13) وظایف مشاهده کننده مشترک برای مشاهده درستی جز Master (166)
  • 4-3- جمع بندی مطالب مطرح شده در این فصل (166)
  • 4-1- (169)
  • 4-2- (169)
  • 4-3- (169)
  • 4-4- (169)
• فصل 3: فصل پنجم (168)
• فصل 5: (169)
• فصل 5: (169)
  • 5-1- پیاده سازی گذرگاه AMBA (169)
    • جدول (5-1) مشخصات کمیتی اجزای گذرگاه (169)
  • 5-2- استخراج مسیر های گراف توپولوژی (170)
• شکل (5-1) مسیر های مستقل گراف توپولوژی AMBA (170)
  • 5-3- تهیه لیست خطا بر اساس مدل پیشنهادی برای اجزا (170)
    • جدول (5-2) تعداد خطاهای اجزای ترتیبی گذرگاه (172)
  • 5-4- تولید داده‌ی آزمون و شبیه سازی خطا (174)
    • جدول (5-3) اطلاعات نهایی مربوط به آزمون هم زمان اجزای گذرگاه (175)
    • جدول (5-4) آزمون مستقل اجزا (177)
  • 5-5- مقایسه با روش های دیگر (178)
    • جدول (5-5) مقایسه روش پیشنهادی با روش های موجود (179)
  • 5-6- راه كارهاي آتي (179)
  • 5-7- جمع بندی مطالب مطرح شده در این فصل (180)
• فصل 2: مراجع (182)
• فصل 3: پیوست (190)
• Sharif University of Technology (193)
• Electrical Engineering Department (193)
• M. Sc. Thesis (193)
• System Level Communication Testing Considering Functionality (193)
• By: (193)
• Elmira Karimi (193)
• Supervisors: (193)
• Dr. Mahmoud Tabandeh (193)
• Dr. Zainalabedin Navabi (193)