Loading...

Efficient Power Management of 3D-stacked DRAMs Through Aggressive Undervolting

Baneshi, Saeideh | 2020

372 Viewed
  1. Type of Document: M.Sc. Thesis
  2. Language: Farsi
  3. Document No: 53309 (19)
  4. University: Sharif University of Technology
  5. Department: Computer Engineering
  6. Advisor(s): Sarbazi Azad, Hamid
  7. Abstract:
  8. Nowadays the performance of multi-core systems is increasing; however, the limited off-chip bandwidth of DRAMs is the biggest limiting factor for keeping up this trend. 3D stacked memories are good alternatives for current memories as they utilize high-bandwidth low-power through silicon via (TSV) connections. The main problem of these structures is significant rise of temperature as heat cannot be dissipated easily from the middle layers. As a result, utilizing thermal and power-aware management techniques is one of the most critical design goals of these systems. DRAM manufacturers consider timing parameters of memory controller conservatively high to guarantee the true functionality of their products at the worst temperature and process variation conditions. However, the temperature does not reach the highest level in normal applications. Moreover, not all factory products undergo adverse changes during the manufacturing process. Therefore, by taking advantage of the guardband in timing parameters of the memory controller, it is possible to improve the overall performance of the system and reduce its power consumption. Reducing voltage of DRAM arrays is one of the most efficient ways to decrease power without sacrificing performance. The main purpose of this research is to reduce the voltage of each 3D DRAM layer with regard to its temperature. To this end, we find the slowest cell in each layer and consider its latency as the representative of the whole layer latency to guarantee the true functionality of the layer. The obtained results from the HMCTherm simulations show that our proposed method reduces the power of 4GB 3D stacked DRAM memory array and whole memory structure 29.7% and 10.5%, respectively
  9. Keywords:
  10. Power Consumption ; Process Variation ; Temperature ; Dynamic Voltage Scaling ; Three Dimentional-stacked DRAMs ; Future Chip Multiprocessors

 Digital Object List

 Bookmark

  • 1 مقدمه
    • 1.1 ساختار حافظه‌ی DRAM
    • 1.2 ایده‌ی اصلی
    • 1.3 ساختار پایان‌نامه
  • 2 پیش‌زمینه
    • 2.1 حافظه‌ی پویای دو‌بعدی با دسترسی تصادفی
      • 2.1.1 ساختار حافظه‌ی DRAM
      • 2.1.2 دسترسی به حافظه‌ی DRAM
      • 2.1.3 ‌عملیات حافظه‌ی DRAM
      • 2.1.4 عملیات زیرآرایه
      • 2.1.5 توان مصرفی
    • 2.2 حافظه‌ی پویای سه بعدی پشته‌ای
      • 2.2.1 اتصالات در حافظه‌های پویای سه‌بعدی پشته‌ای
      • 2.2.2 روش‌های اتصال پشته‌ی حافظه و تراشه‌ی پردازنده
      • 2.2.3 عملیات داخلی حافظه
  • 3 کارهای پیشین
    • 3.1 مدیریت توان مصرفی در حافظه‌های DRAM
      • 3.1.1 بررسی علت وقوع خطا در اثر کاهش ولتاژ
      • 3.1.2 همبستگی مکانی خطاها
      • 3.1.3 تراکم خطاها
    • 3.2 مدیریت توان مصرفی در حافظه‌های SRAM
      • 3.2.1 بررسی رفتار خطاهای ناشی از کاهش شدید ولتاژ
    • 3.3 تغییرات ناخواسته‌ی فرآیند ساخت
    • 3.4 بهبود کارآیی حافظه‌ی DRAM
      • 3.4.1 بررسی تاثیر تغییرات فرآیند ساخت بر کارآیی سیستم
      • 3.4.2 وابستگی دمایی
    • 3.5 کاهش تاخیر دسترسی در حافظه‌ی DRAM
  • 4 روش پیشنهادی
    • 4.1 سازوکار
      • 4.1.1 مدل سلول حافظه
    • 4.2 ارزیابی روش پیشنهادی
      • 4.2.1 شبیه‌ساز HMCTherm
      • 4.2.2 نتایج ارزیابی
  • 5 نتیجه‌گیری
    • 5.1 خلاصه نتایج
    • 5.2 کارهای آتی
  • کتاب‌نامه
  • واژه‌نامه‌ی فارسی به انگلیسی
  • واژه‌نامه‌ی انگلیسی به فارسی
...see more